崗位職責(zé)：
1、主要從事ASIC設(shè)計以及專用網(wǎng)絡(luò)芯片設(shè)計，負(fù)責(zé)芯片前端實現(xiàn)；
2、系統(tǒng)算法的verilog實現(xiàn)，負(fù)責(zé)各子模塊的系統(tǒng)整合與接口規(guī)劃；
3、完成數(shù)字電路模塊設(shè)計，RTL設(shè)計、仿真驗證、綜合、時序分析、功耗分析、形式驗證、規(guī)范輸出等；
4、負(fù)責(zé)設(shè)計過程中關(guān)鍵技術(shù)難點的解決工作；
5、獨立處理和解決所承擔(dān)的任務(wù)，編寫相應(yīng)的設(shè)計文檔；
6、協(xié)助FPGA原形驗證、產(chǎn)品測試、調(diào)試和應(yīng)用；
任職要求：
1、學(xué)歷：本科及以上學(xué)歷
2、專業(yè)：微電子、通信，電工等相關(guān)專業(yè)
3、經(jīng)驗：2年以上大規(guī)模數(shù)字集成電路設(shè)計相關(guān)經(jīng)驗，有實際芯片流片和量產(chǎn)經(jīng)驗；
4、技能：
A 具有扎實的數(shù)字電路理論基礎(chǔ)；
B 深入理解數(shù)字集成電路的設(shè)計技術(shù)和流程；
C 熟練掌握VHDL/Verilog/nLint等語言工具；
D 熟練掌握NC/VCS/Model Sim等仿真工具；
E 熟練掌握SYNOPSYS的綜合（DesignCompiler DFTCompiler PowerCompiler）、靜態(tài)時序分析（PrimeTime）、形式驗證（Formality）等分析工具，了解P&R工具的時鐘樹綜合（CTS）過程；
F 熟悉SHELL、TCL及PERL等腳本語言，能編寫設(shè)計及仿真腳本；
G 具有良好的英語技術(shù)文檔閱讀能力
H 熟悉典型的外設(shè)通信協(xié)議，如SPI、UART、CAN、IIC、EBI接口等,熟悉USB、SDIO、1394、PCIE、SATA等接口協(xié)議者更好；
I 熟悉PCIE架構(gòu)及其工作原理者優(yōu)先； |